芯片設計達億門，電源完整性簽收需高效

　　當今，隨著芯片的集成度和復雜性越來越高，芯片已經達到了上億門，未來可能達到10億門級。因此，設計人員在電源分析和簽收(Signoff)上花費的時間越來越長(圖1)。

圖1

　　到目前為止，市面上有關功耗簽收的產品不多。有些產品沒有跟上設計者的要求，設計復雜性增加后，功耗簽收的時間越拖越長。例如，在90nm的時候，大概用不了一天就能把東西做完，等到28nm的時候就要好幾天。另外，隨著設計技巧的提升，各種分析的類型也就增加了。比如過去沒有power gating switch，現在怎樣來驗證也要花很多時間來做。所以每次有新技術的時候，對工具都有一個新的挑戰?，F在熱門的是3D IC，不可避免地對功耗會產生影響。

　　為此，2013年11月，Cadence公司推出了Voltus IC電源完整性解決方案（Voltus IC Power Integrity Solution)^[1]。Cadence芯片簽收與驗證部門產品營銷總監Jerry Zhao介紹道，與其他廠商只提供點工具不同的是，這次Cadence推出的功耗整合性分析方案也同時把靜態時序分析考慮進去，是一套完整的electrical簽收解決方案。

        解決四類電壓問題

　　從芯片設計來說，有很多邏輯門，要有電源供電。供電的網絡就是power grid(電網)。Voltus要解決的問題就是讓電網輸送更多的電流，以便驅動各個邏輯門。Voltus可以分析哪些邏輯門區域電壓不夠，如圖2顯示的紅點意味著電壓、電流可能不達標。

圖2 Voltus可分析和解決區域中的紅點

　　在這個過程中，通常需要四個步驟：

　　1.計算漏電流、開關電流和內部電流;
　　2.進行分析，進行電壓降、電遷移檢查等;
　　3.進行布局優化;
　　4.如果電壓下降太多，timing(時序)就會發生變化。所以平衡電壓和時序，使設計完全收斂。

　　Voltus IC提速10倍

　　Voltus可通過下述關鍵功能將電源簽收收斂和分析階段的時間縮短至最低：

　　• 新的大規模分布式并行電源完整性分析引擎比其競爭產品性能提升高達10倍;
　　• 層次化體系架構與并行執行可擴展到多個CPU內核和服務器，可實現高達10億instances規模的設計分析;
　　• SPICE-精度的解決方案提供最準確的電源簽收結果;
　　• Physically-aware的電源完整性優化，例如早期電源網格 分析、去耦合電容和電源門控分析可提高物理實現質量和加快設計收斂。

　　客戶

　　目前Voltus已經通過了Cadence的很多客戶的驗證，包括飛思卡爾和IDT等。

　　小結

　　IC設計越來越復雜，功耗設計已經獨立成一門學科，需要眾多EDA(電子設計自動化)工具解決。Voltus IC解決了邏輯門的配電問題，當它與下述其他Cadence工具結合在一起可提供更大的效益：

　　•與Tempus時序簽收解決方案一起使用，是業界第一個統一的用于更快的收斂時序和功率簽收的解決方案;
　　•與Encounter數字實現系統(Encounter Digital Implementation System)和Allegro Sigrity Power Integrity結合，可為包括芯片、封裝和PCB在內的設計提供獨特與全面的電源完整性解決方案;
　　• 與Virtuoso Power System結合在一起，可分析模擬混合信號SoC設計中的定制/模擬IP;
　　• 與Palladium Dynamic Power Analysis功能一起使用，通過真實功耗激勵進行精確的IC芯片電源完整性分析。